テストベンチ作成(Verilog, FPGA)

●概要 ・小規模な回路モジュールの検証 ・RTLの使用言語はVerilog ●環境 ・ツール: Vivado 2023.1のXSIM ・言語 : VerilogまたはSystemVerilog ●支給物 ・DUTとなるRTL(Verilog) ●成果物 ・テストベンチ(※1、※4) ・検証仕様書(※2、※3) ・検証報告書(※2、※3) ※1 文字コードはUTF-8、改行コードはCRLFまたはLFに統一すること ※2 まとめて検証仕様書兼報告書としても構わない ※3 MicrosoftOfficeで作成、編集可能な形式およびPDFで納品 ※4 ライブラリ/シミュレーションモデルを使用した場合はそれらを含める ●レビュー 次の各ステップで合同でレビューを行うこと。 ただし、全体の日数が1人日に満たない場合は(1)は省略可能とする。 (1) 検証仕様書完成時 (2) 検証報告書完成時