テストベンチ作成(Verilog, FPGA)

●概要 ・小規模な回路モジュールの検証 ・RTLの使用言語はVerilog ●環境 ・ツール: Vivado 2023.1のXSIM ・言語 : VerilogまたはSystemVerilog ●支給物 ・DUTとなるRTL(Verilog)